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正在设计需要 PCI Express ( PCIe ) 5.0 功能的系统？

如果回答为“是”，那您可要仔细考察一下英特尔® Agilex™ I 和 M 系列 FPGA 以及 SoC FPGA。这些可编程逻辑器件集成了 PCIe 5.0 功能，并且刚刚通过了 PCI-SIG 合规性测试。现在，它们作为 PCIe 5.0 x16 端点已列于 PCI-SIG 集成商列表之中。如果说从 PCIe 5.0 角度您应该记住英特尔® Agilex™ FPGA 两点的话，那么这两点分别是：与大多数可编程逻辑器件相比，英特尔® FPGA 可为您提供更多、更快的 PCIe 5.0 通道；同时还提供了一些非常有用的硬核 IP 和软核 IP，使 PCIe 5.0 能够在系统中顺利运行。每端口带宽与总带宽都更加优秀。

所有英特尔® Agilex™ FPGA 都集成了“Tile”（即小芯片），以添加高级 I/O 功能。特别值得一提的是，R-tile 为某些英特尔® Agilex™ I 系列和 M 系列 FPGA 以及 SoC FPGA 产品提供了 PCIe 5.0 功能。这些 FPGA 集成有一个或多个 R-tile 小芯片，也就是说，它们可以支持一个或多个 PCIe 5.0 x16 端口。英特尔® Agilex™ FPGA PCIe 5.0 x16 端口每一个都可以拆分为两个 PCIe 5.0 x8 端口或四个 PCIe 5.0 x4 端口，并在内部通过硬核 PCIe 5.0 x16、x8 和 x4 控制器实现。英特尔® Agilex™ FPGA 的 PCIe 5.0 功能在总传输速率和可用通道数量方面都更加卓越超群。

英特尔® Agilex™ FPGA 的 PCIe 端口具有以下特性：

实现事务、数据链路和物理层的完整硬核 IP 协议栈
支持 PCI Express* 的 PHY 接口 (PIPE) 模式，这是对基于软核 IP 的 PCIe 实现的 PCIe SerDes 收发器直接透传
原生支持 PCIe 3.0、4.0 和 5.0 配置，并通过链路下行训练支持 PCIe 1.0 和 2.0 配置
根端口 (RP)、端点 (EP) 和 TLP 旁路 (BP) 模式
支持各种多链路 EP 和 RP 模式，适用于较窄的 x8、x4 配置

集成到 R-tile 中的硬核 IP 允许英特尔® Agilex™ FPGA 和 SoC FPGA 提供额外的多功能和虚拟化功能，包括：

SR-IOV 支持，每个端点 8 个物理功能 (PF) 和 2048 个虚拟功能 (VF)
通过配置监听接口提供 VirtIO 支持
可扩展的 I/O 和共享虚拟内存 (SVM) 支持（未来）

若想获得有关功能的完整列表，请扫描下方二维码访问英特尔网站上有关 R-tile 的页面。

英特尔® Agilex™ FPGA 和 SoC FPGA 开发工具还支持通过 PCIe 专用工具包进行 PCIe IP 调试。该工具包提供协议和链路状态信息、PMA 寄存器访问权限以及眼图查看功能。

注意：英特尔® Agilex™ FPGA 中集成的 R-tile 也支持 CXL 一致性 I/O 协议。

要查看推荐的具有 PCIe 5.0 功能的 FPGA 开发套件，请扫描下方二维码。

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